400 Gb/s QSFP-DD DCO 120km transceptor

Los módulos DCO QSFP-DD de 400G ZR se basan en DP- 16QAM que admiten banda C extendida, detección coherente de diversidad de polarización y ecualización de enlace electrónico avanzada. La compensación de dispersión cromática se puede aplicar al lado de recepción del demodulador. Este módulo se gestiona utilizando la interfaz de dos cables que se especifica en la especificación de interfaz de gestión común (CMIS).

El módulo utiliza un conector de especificación de hardware QSFP-DD MSA de QSFP-DD de 76 pines para todas las interfaces eléctricas con la tarjeta host, mientras que las interfaces ópticas en el lado de la línea se proporcionan a través de los receptáculos ópticos en la QSFP-DD. El módulo se puede dividir en tres partes funcionales: Ruta TX, ruta RX y bloque Control & Power.

La interfaz de host está compuesta por un total de 8 carriles SerDes de alta velocidad. Esto permite que el módulo admita una interfaz para la aplicación 400G: Una interfaz de cliente de modo de 4 carriles doble independiente (para la aplicación 400GbE) Y cuatro interfaces de cliente independientes de modo de doble carril (para aplicaciones de 4*100GbE).

La interfaz de comunicación de gestión proporciona una serie de operaciones de gestión elementales que permiten al host leer o escribir en registros de gestión del tamaño de bytes en el mapa de memoria de gestión del módulo. Hay operaciones de lectura y escritura tanto para bytes simples como para secuencias de bytes contiguas. Se admiten dos tipos de operaciones de lectura, ya sea con direccionamiento implícito (leído desde la dirección actual) o con direccionamiento explícito.

La interfaz de comunicación de gestión distingue un rol y un rol. El anfitrión será el y el módulo será el s.

El inicia todas las operaciones que conducen a la transferencia de datos. Los datos se pueden transferir de los a los S (en operaciones de escritura) y de los s a los (operaciones de lectura).

Características

● Soporte de separación de canales de rejilla flexible DWDM en banda C

● Compatible con interfaces del lado del cliente: 400GAUI-8/4*100GAUI-2

● Soporte de DP-16QAM del lado de la línea con CFEC

● QSFP-DD estándar Tipo 2 factor de forma

● Conector compatible con MSA QSFP-DD 76pin

● Cumple con la 5,0 CMIS

● Cumple con el Acuerdo de Implementación DE LA OIF para CMIS Coherente, Rev 01,1

● OIF-400ZR-01.0_reduced2.pdf

● Compatible con RoHS

Aplicación típica

El campo de aplicación del módulo se usa ampliamente desde interconexiones de corto recorrido (ZR) hasta interconexiones Metro(MR). Como se muestra en la figura 1, se compone de carriles de datos altos, una sola fuente de alimentación de 3,3 V, una interfaz IIC para el control del módulo y el informe de estado, y pasadores de alarma y control dedicados (no se muestra en la Figura 1).

Figura 1. Diagrama de bloque transceptor

Interfaz de host

El soporte del módulo para aplicaciones amplias con interfaces Host: 400GAUI-8/100GUI-2. La interfaz Host cumple con los estándares de protocolo existentes y funciona con especificaciones de capa física estándar. La terminación, mapeo y/o agregación de esta señal está en una estructura de trama ZR interna. A continuación, la estructura de bastidor ZR se adapta al motor CFEC y al DSP se enmarca para la transmisión a través de la interfaz de medios coherente. La señalización de la interfaz Host se ajusta a los estándares eléctricos y de protocolo existentes definidos por IEEE 802.3TM-2018.

La interfaz de host cumple con la VSR-PAM4 de CEI-56G de interfaz eléctrica de chip a módulo de alta velocidad para codificación PAM4.

Interfaz de medios

La interfaz de medios utiliza modulación de DP-16QAM, detección coherente de diversidad de polarización y ecualización de enlace electrónico avanzada con dispersión omática y compensación de retardo de grupo diferencial.

El módulo termina la señal de interfaz del host, luego la mapea y la agrega en una estructura de trama ZR interna. Luego, la estructura del cuadro ZR se adapta al motor CFEC y al DSP se enmarca para la transmisión a través de la interfaz de medios coherente.

Asignaciones de conectores eléctricos y pines de HOST

Las interfaces eléctricas, incluidas las asignaciones para los datos de la plataforma, el control, el Estado y las fuentes de alimentación y los requisitos de diseño de PCB del host, del módulo es totalmente compatible con la especificación QSFP-DD de MSA QSFP-DD-Hardware, rev 5,0.

El caso del módulo de QSFP-DD está aislado de la tierra del circuito del módulo, GND, para proporcionar la flexibilidad del diseñador del equipo con respecto a las conexiones entre los escudos externos de interferencia electromagnética y la tierra del circuito, GND, del módulo.

Figura 2. Conector compatible con MSA

Calificaciones máximas absolutas

Cabe señalar que la operación en exceso de las clasificaciones máximas absolutas individuales podría causar daños permanentes a este módulo.

Condiciones de funcionamiento

Fuente de alimentación

El 400G ZR QSFP-DD DCO es un módulo de Clase de Potencia 8. Para evitar exceder la capacidad de energía del sistema host, tras el enchufe en caliente, el ciclo de alimentación o el restablecimiento, todos los módulos de QSFP-DD se encierán en el modo de baja potencia si se afirma el modo LPMode. Si no se afirma LPMode, el módulo procederá al modo de alta potencia sin la intervención del host. Los valores de especificación para las corrientes máximas de estado instantáneo, sostenido y estable en cada clase de potencia se dan en la Tabla 5. Los requisitos de suministro de energía se especifican en la tabla siguiente.

Control de hardware y pines de Estado

Además de la interfaz serie de 2 cables, el módulo tiene las siguientes señales de baja velocidad para el control y el Estado:

● ModSelL

● ResetL

● LPMode

● ModPrsL

● IntL

● Epps

ModSelL

El ModSelL es una señal de entrada que se llevará a Vcc en el módulo de QSFP-DD. Cuando el host lo mantiene bajo, el módulo responde a comandos de comunicación en serie de 2 cables. El ModSelL permite el uso de múltiples módulos de QSFP-DD en un único bus de interfaz de 2 cables. Cuando ModSelL es "Alto", el módulo no responderá ni reconocerá ninguna comunicación de interfaz de 2 cables desde el host.

Para evitar conflictos, el sistema host no intentará las comunicaciones de interfaz de 2 cables dentro del tiempo de desafirmación ModSelL después de que se escrituren los módulos de QSFP-DD. De manera similar, el host debe esperar al menos durante el período de tiempo de afirmación de ModSelL antes de comunicarse con el módulo recién formado. Los períodos de afirmación y desafirmación de diferentes módulos pueden superponerse siempre que se cumplan los requisitos de tiempo anteriores.

ResetL

La señal ResetL se llevará a Vcc en el módulo. Un nivel bajo en la señal ResetL durante más tiempo que la longitud mínima del pulso (t_Reset_init) inicia un restablecimiento completo del módulo, devolviendo todos los ajustes del módulo de usuario a su estado predeterminado.

Modo LP

LPMode es una señal de entrada. La señal LPMode se detendrá hasta Vcc en el módulo de QSFP-DD. LPMode se utiliza en el control del modo de potencia del módulo.

Véase la sección 6.3.1.3 del CMIS.

ModPrsL

ModPrsL se elevará a Vcc Host en la placa central y se bajará en el módulo. El ModPrsL se afirma "Bajo" cuando el módulo es ed. El ModPrsL se desafirma como "Alto" cuando el módulo está físicamente ausente del conector host debido a la resistencia de tracción en la placa host.

La señalización de baja velocidad que no sea la interfaz SCL y SDA se basa en TTL de baja tensión (LVTTL) que funciona en Vcc. Vcc se refiere a los voltajes de suministro genéricos de VccTx, VccRx, Vcc host o Vcc1. Los hosts utilizarán una resistencia pull-up conectada al host Vcc en cada una de las salidas de estado de la interfaz de 2 cables SCL (reloj), SDA (datos) y todas las salidas de estado de baja velocidad. El SCL y SDA es una interfaz de conexión en caliente que puede admitir una topología de bus. Durante la extracción o el ion del módulo, el módulo puede implementar un circuito previo que evita la corrupción de las transferencias de datos desde otros módulos que ya están usando el bus.

Las especificaciones eléctricas QSFP-DD de baja velocidad se dan en la tabla 6. Esta especificación garantiza la compatibilidad entre los bus de host y la interfaz de 2 cables.

Capa física

La capa física que soporta la comunicación entre el host y el módulo es la interfaz serial de dos cables (TWI). El TWI consiste en una señal de reloj (SCL) y una señal de datos (SDA).

SCL y SDA comprenden una interfaz en serie de 2 hilos entre el host y el módulo usando el protocolo TWI. SCL se define como la señal de reloj de interfaz serie y SDA como la señal de datos de interfaz serie. Ambas señales son de drenaje abierto y requieren resistencias pull-up a 3,3 V en el host. El valor de la resistencia pull-up será de 1k ohmios a 4,7 k ohmios dependiendo de la carga capacitiva.

Ambas señales (SCL y SDA) son Pines de colector abierto bidireccionales y requieren un pull-up externo a VCC EN LA PCB host. La línea requiere Activar tirar de ella hacia abajo (cableada). La capacitancia total en el bus no debe exceder los 400pF.

Esta interfaz de 2 cables Admite velocidades de bus:

· Modo rápido-Modo rápido I2C (Fm) ≤ 400 kbit/s

· Modo rápido Plus-I2C Modo rápido Plus (Fm +) Mbit ≤ 1/s

La señal SDA es bidireccional. Durante la transferencia de datos binarios, la señal SDA hará la transición cuando SCL sea baja. Las transiciones de SDA cuando SCL es alta se utilizan para marcar el Comienzo (START) o la finalización (STOP) de una transferencia de datos.

Especificaciones eléctricas de alta velocidad

El transmisor y el receptor cumplen con la especificación eléctrica CEI-56G-VSR-PAM4 (OIF-CEI-04.0).

Las líneas de datos se acoplan en CA y terminan en el módulo según la siguiente figura del MSA QSFP-DD. Las señales de alta velocidad siguen las especificaciones eléctricas de CEI-56G-VSR-PAM tal como se definen en OIF-CEI-04.0.

Las señales de alta velocidad consisten en 8 pares diferenciales de transmisión y 8 de recepción identificados como TX[8:1] P/TX[8:1]n y RX[8:1] P/RX[8:1]n. Estas señales se pueden operar en 400GAUI-8 dependiendo de la capacidad del modo host.400GAUI-8 que proporciona 8 carriles diferenciales utilizando la señalización PAM4 que opera en 26,5625 Gbaud. Esto da como resultado 8 carriles de 50 Gb/s para un total de 400 Gb/s. Este modo permite la conexión a configuraciones PMD de 400GUAI-8.

Las siguientes acterísticas eléctricas se definen sobre el entorno operativo recomendado a menos que se especifique lo contrario.

Características eléctricas para el transmisor

Características eléctricas para el receptor

Loopback

El módulo soporta funcionalidad loopback. El loopback del host (Loopback ①) y el loopback de red (Loopback ②) se muestran en la Figura 4. Para obtener más información sobre cómo controlar el modo de loopback, consulte Referencia [2]. En el loopback opcional, TXn se vuelve a RXn, por ejemplo, a RX0 TX0, tanto en el lado del host como en el del medio.

Figura 3: Módulo Orientación Loopback

Especificaciones ópticas

Todas las especificaciones dadas en este documento son números de Fin de Vida y son válidas en condiciones de funcionamiento a menos que se indique específicamente:

Especificaciones del transmisor óptico

Receptor óptico Especificaciones

Fuerza de inserción, extracción y retención

Especificación de EMI, EMC y ESD

El módulo cumple con los requisitos enumerados en la tabla siguiente cuando se instala en el equipo host.

Dibujo del contorno (mm)

 
Figure4: Módulo QSFP-DD Dibujo mecánico

Aplicaciones

● DCI

● Red Metro